W ostatnich latach, wraz z szybkim rozwojem komputerów, sieci cyfrowych i technologii telewizyjnych, zapotrzebowanie ludzi na wysokiej jakości obrazy telewizyjne stale rośnie, a branża radiowa i telewizyjna w moim kraju przeszła szybki rozwój i szybki rozwój. Cyfrowa telewizja satelitarna, która została uruchomiona cztery lata temu, osiągnęła obecnie znaczną skalę. Cyfrowy zapis wideo, cyfrowe efekty specjalne, systemy montażu nieliniowego, wirtualne studia, cyfrowe wozy transmisyjne, sieciowe macierze dysków twardych i zrobotyzowane systemy odtwarzania cyfrowego sukcesywnie weszły do telewizji przemysłowej oraz w prowincjonalnych i miejskich stacjach telewizyjnych. Standardowa telewizja cyfrowa o wysokiej rozdzielczości SDTV/HDTV została wymieniona jako główny krajowy projekt naukowo-badawczy, a pilotażowa transmisja została przeprowadzona w Centralnej Wieży Radiowej i Telewizyjnej. Obecnie intensywnie promowana jest produkcja programów telewizji cyfrowej w moim kraju oraz naziemne nadawanie telewizji cyfrowej, a „Jedenasty plan pięcioletni” będzie okresem przygotowawczym do ogólnej zmiany telewizji cyfrowej w moim kraju i ważnym etapem transformacji. systemu nadawania i telewizji z analogowego na cyfrowy.
Konstrukcja ta ma na celu sprostanie temu trendowi i zaspokojenie ogromnego zapotrzebowania rynku na wielokanałowy sprzęt do optycznej transmisji cyfrowego sygnału wideo ASI/SDI. Jest to sprzęt do transmisji optycznej, który wykorzystuje technologię multipleksowania z podziałem czasu do jednoczesnego przesyłania dwóch cyfrowych sygnałów wideo ASI/SDI w światłowodzie. Ta konstrukcja może stanowić solidne podstawy do opracowania w przyszłości bardziej szybkich asynchronicznych urządzeń do optycznej transmisji sygnału cyfrowego.
1. Plan wdrożenia systemu
Sygnał szeregowy ASI/SDI jest przekształcany przez obwód korekcyjny i konwertowany na zestaw sygnałów różnicowych; następnie zegar w sygnale jest wydobywany przez obwód odzyskiwania zegara do wykorzystania w następnym dekodowaniu i synchronizacji sygnału; po przejściu przez obwód dekodujący, szybki sygnał szeregowy jest przekształcany w równoległy sygnał o niskiej prędkości, aby przygotować się do następnego procesu multipleksowania elektrycznego; wreszcie sygnał asynchroniczny jest synchronizowany z lokalnym zegarem multipleksowania elektrycznego poprzez regulację obwodu FIFO, realizując w ten sposób lokalne multipleksowanie elektryczne; Jest on następnie przesyłany do końca odbiorczego poprzez konwersję elektryczną/optyczną modułu optycznego. Po odebraniu sygnału strona odbiorcza przechodzi przez szereg obwodów odwróconej konwersji w celu przywrócenia oryginalnego sygnału szeregowego ASI/SDI w celu zakończenia całego procesu transmisji.
W tym projekcie technologia multipleksacji elektrycznej sygnałów ASI/SDI jest kluczem do całego łącza technicznego. Ponieważ przepływność sygnału ASI/SDI wymagana do multipleksacji mocy w projekcie jest bardzo wysoka, standardowa przepływność sięga 270 Mbit/s i nie jest to multipleksacja sygnału homologicznego, bezpośrednie multipleksowanie sygnału jest trudne i nieekonomiczne, co wymaga zostać przywrócony jako pierwszy. Zegar każdego sygnału konwertuje szybki sygnał szeregowy na sygnał równoległy o niskiej prędkości, a następnie dostosowuje tempo zegara każdego sygnału przez obwód układu FIFO, aby uzyskać synchronizację z zegarem lokalnym, a następnie multipleksuje dwa sygnały elektryczne przez programowalny układ scalony, a następnie zrealizuj transmisję multipleksową z podziałem czasu. Dopiero po tej serii procedur przetwarzania sygnału można zrealizować płynny proces demultipleksowania po stronie odbiorczej, która jest również głównym punktem technicznym projektu.
Ponadto problemem jest również blokowanie multipleksowania elektrycznego. Im więcej kanałów sygnałowych, tym wyższa prędkość, tym trudniejsze do zablokowania i wyższe wymagania techniczne dotyczące układu płytki PCB. Ten problem można bardzo dobrze rozwiązać poprzez różne zabiegi, takie jak rozsądne rozmieszczenie różnych elementów i naukowe filtrowanie bałaganu.
2. Obwód sprzętowy
W tym projekcie głównym zastosowaniem jest najnowszy, wydajny i stabilny cyfrowy chipset wideo firmy National Semiconductor. Układ dekodowania i konwersji szeregowej/równoległej to CLC011; układ kodowania i konwersji równoległej/szeregowej to CLC020; układ odzyskiwania zegara to LMH0046; adaptacyjny układ wyrównujący kabel to CLC014; układ CPLD to LC4256V firmy LATTICE; chip FIFO to IDT72V2105 firmy IDT.
Część wyrównującą procesu przetwarzania obwodu pokazano na rysunku 2. Na rysunku 2 widać, że sygnał wejściowy szeregowy ASI/SDI typu single-ended jest przekształcany po przejściu przez obwód korekcyjny i przekształcany na zestaw sygnałów różnicowych, który jest gotowy do kolejnego procesu odzyskiwania zegara. Po przejściu przez obwód korekcji jakość sygnału ulega znacznej poprawie, a przebiegi sygnału wejściowego i wyjściowego są porównywane, jak pokazano na rysunku 3.
Rysunek 2 Równoważenie części procesu przetwarzania obwodu
Rysunek 3 Porównanie przebiegu obwodu wyrównawczego
Część procesu odzyskiwania zegara w procesie przetwarzania obwodu pokazano na rysunku 4. Na rysunku 4 widać, że tryb pracy układu jest ustawiony prawidłowo, zegar 27M jest dostarczany lokalnie do wykorzystania przez układ odzyskiwania zegara, zrównoważony wysoki - sygnał różnicowy prędkości jest wprowadzany do układu, a sygnał szeregowy jest odzyskiwany po przetworzeniu układu. Sygnał zegarowy w nim jest używany przez następną część układu dekodującego. W tym samym czasie chip może również obsługiwać przywracanie zegara dla sygnałów o wysokiej rozdzielczości.
Rysunek 4 Część odzyskiwania zegara w procesie przetwarzania obwodu
Proces dekodowania części obwodu pokazano na rysunku 5. Na rysunku 5 widać, że zegar szeregowy i dane szeregowe odzyskane przez układ odzyskiwania zegara są wprowadzane do układu dekodującego, po konwersji szeregowej/równoległej, 10 bitów równoległe dane i 27M zegar równoległy są wyprowadzane w celu przygotowania zegara dla następującego obwodu FIFO Dostosuj użycie. Schemat czasowy sygnałów w każdym trybie pracy przedstawiono na rys. 6.
Rysunek 5 Dekodowanie części procesu przetwarzania obwodu
Rysunek 6 Schemat taktowania sygnału dla każdego trybu
Część FIFO procesu przetwarzania obwodu pokazano na rysunku 7. Wśród nich zegar odczytu wykorzystuje zegar równoległy 27M odzyskany przez układ kodujący, a zegar zapisu wykorzystuje lokalny zegar 27M. 10-bitowy sygnał równoległy przechodzący przez FIFO jest synchronizowany z lokalnym zegarem poprzez regulację w celu przygotowania do kolejnego wejścia do CPLD w celu zwielokrotnienia elektrycznego. Procedura elektrycznego multipleksowania CPLD jest następująca, wśród których 2BP-S jest procedurą multipleksowania, a 2BS-P jest procedurą demultipleksowania.
Rysunek 7 FIFO część procesu przetwarzania obwodu
SCHEMAT architektury 2BP-S jest
SYGNAŁ gnd: std_logic := '0';
SYGNAŁ vcc: std_logic := '1';
Sygnał N_25: std_logic;
Sygnał N_12: std_logic;
Sygnał N_13: std_logic;
Sygnał N_15: std_logic;
Sygnał N_16: std_logic;
Sygnał N_17: std_logic;
Sygnał N_21: std_logic;
Sygnał N_22: std_logic;
Sygnał N_23: std_logic;
Sygnał N_24: std_logic;
Rozpocząć
I30: Mapa portów G_D (CLK=>N_25, D=>N_13, Q=>N_22 );
I29: Mapa portów G_D (CLK=>N_25, D=>N_16, Q=>N_23 );
I34: Mapa portów G_OUTPUT (I=>N_22, O=>Q0 );
I33: Mapa portów G_OUTPUT (I=>N_23, O=>Q1 );
I2: Mapa portów G_INPUT (I=>CLK, O=>N_25);
I7: Mapa portów G_INPUT (I=>A, O=>N_12 );
I8: Mapa portów G_INPUT (I=>LD, O=>N_21 );
I6: Mapa portów G_INPUT (I=>B, O=>N_15);
I12: Mapa portów G_2OR (A=>N_17, B=>N_24, Y=>N_16 );
I16: Mapa portów G_2AND1 (AN=>N_21, B=>N_22, Y=>N_24 );
I21: Mapa portów G_2AND (A=>N_21, B=>N_12, Y=>N_13 );
I20: Mapa portów G_2AND (A=>N_21, B=>N_15, Y=>N_17 );
Koniec SCHEMAT;
SCHEMAT architektury 2BS-P jest
SYGNAŁ gnd: std_logic := '0';
SYGNAŁ vcc: std_logic := '1';
Sygnał N_5: std_logic;
Sygnał N_1: std_logic;
Sygnał N_3: std_logic;
Sygnał N_4: std_logic;
Rozpocząć
I8: Mapa portów G_OUTPUT (I=>N_4, O=>Q0 );
I1: Mapa portów G_OUTPUT (I=>N_5, O=>Q1 );
I2: Mapa portów G_INPUT (I=>CLK, O=>N_3);
I3: Mapa portów G_INPUT (I=>SIN, O=>N_1);
I7: Mapa portów G_D (CLK=>N_3, D=>N_4, Q=>N_5 );
I4: Mapa portów G_D (CLK=>N_3, D=>N_1, Q=>N_4 );
Koniec SCHEMAT;
Część kodującą procesu przetwarzania obwodu pokazano na rysunku 8. Po odebraniu danych odbierający moduł optyczny odzyskuje dane równoległe i zegar synchroniczny za pomocą programu demultipleksującego CPLD, a następnie odzyskuje oryginalny szybki sygnał szeregowy za pośrednictwem kodujący obwód chipowy, który jest ostatecznie wyprowadzany przez urządzenie transmisyjne po napędzaniu przez układ sterownika kabla. Zakończ cały proces transferu. Wśród nich sekwencję sygnału części obwodu kodującego pokazano na rysunku 9.
Rysunek 8 Kodowa część procesu przetwarzania obwodu
Rysunek 9 Schemat taktowania sygnału obwodu kodującego
3. uwagi końcowe
Konstrukcja urządzenia do transmisji optycznej asynchronicznego sygnału ASI / SDI opartego na CPLD wykorzystuje najnowszą technologię elektrycznego multipleksowania / demultipleksowania sygnału ASI / SDI, która może realizować transmisję zwielokrotnienia z podziałem czasu dwóch sygnałów, zastępując poprzednie multipleksowanie z podziałem fali Technologia oparty na wielokanałowym trybie asynchronicznej transmisji sygnału znacznie obniża koszty produkcji i dodatkowo poprawia konkurencyjność rynkową produktów.
Nasze inne produkty:
