Projektowanie chipów jest jednym z priorytetów rozwojowych każdego kraju, a rozwój chińskiej branży projektowania chipów pomoże zmniejszyć zależność mojego kraju od zagranicznych chipów. W poprzednich artykułach redaktor przedstawił kiedyś przepływ w przód i w tył w projektowaniu chipów oraz perspektywy projektowania chipów. W tym artykule edytor przedstawi aktualny rozdział dotyczący projektowania chipów - optymalizację i realizację zużycia energii drzewa zegara w projektowaniu chipów RFID.
1 Przegląd
UHF RFID to chip identyfikacyjny na częstotliwości radiowej UHF. Chip przyjmuje pasywny tryb zasilania: po otrzymaniu energii nośnej, jednostka RF front-end generuje sygnał zasilania Vdd, aby zasilić cały układ do pracy. Ze względu na ograniczenia systemu zasilania chip nie może generować dużego napędu prądowego, więc konstrukcja o niskim poborze mocy stała się głównym przełomem w procesie rozwoju chipa. Aby część obwodu cyfrowego wytwarzała jak najmniejsze zużycie energii, w procesie projektowania cyfrowego obwodu logicznego, oprócz uproszczenia struktury systemu (proste funkcje, zawiera tylko moduł kodowania, moduł dekodujący, moduł generowania liczb losowych, zegar , moduł resetowania, jednostka sterująca pamięcią Oprócz całego modułu sterującego) w niektórych obwodach przyjęto konstrukcję obwodów asynchronicznych. W tym procesie zauważyliśmy, że ponieważ drzewo zegara zużywa dużą część zużycia energii logiki cyfrowej (około 30% lub więcej), zmniejszenie zużycia energii drzewa zegara stało się również zmniejszeniem zużycia energii przez logika cyfrowa i moc całego układu znacznika. Ważny krok do konsumpcji.
2 Skład mocy chipów i metody zmniejszania zużycia energii
2.1 Skład zużycia energii
Rysunek 1 Skład zużycia energii przez chip
Dynamiczne zużycie energii obejmuje głównie pobór mocy zwarciowej i pobór mocy przerzucania, które są głównymi składnikami zużycia energii w tej konstrukcji. Pobór mocy zwarciowej to wewnętrzny pobór mocy, który jest spowodowany chwilowym zwarciem spowodowanym włączeniem się lampy P i N w określonym momencie w urządzeniu. Zużycie energii podczas obrotów jest spowodowane ładowaniem i rozładowywaniem pojemności obciążenia na wyjściu układu CMOS. Zużycie energii przez wyciek obejmuje głównie pobór mocy spowodowany upływem podprogowym i upływem bramki.
Obecnie dwoma najważniejszymi źródłami poboru mocy są: konwersja pojemności i upływ podprogowy.
2.2 Główne metody zmniejszania zużycia energii
Rysunek 2 Główne metody zmniejszania zużycia energii przez chip
2.2.1 Zmniejszyć napięcie zasilania Vdd
Wyspa napięciowa: Różne moduły używają różnych napięć zasilania.
Wielopoziomowe skalowanie napięcia: w tym samym module znajduje się wiele źródeł napięcia. Przełączaj się między tymi źródłami napięcia zgodnie z różnymi zastosowaniami.
Dynamiczne skalowanie częstotliwości napięcia: Ulepszona wersja „wielopoziomowej regulacji napięcia”, która dynamicznie dostosowuje napięcie zgodnie z częstotliwością roboczą każdego modułu.
Adaptacyjne skalowanie napięcia: ulepszona wersja DVFS, która wykorzystuje obwód sprzężenia zwrotnego, który może monitorować zachowanie obwodu w celu adaptacyjnej regulacji napięcia.
Obwód podprogowy (konstrukcja jest trudniejsza i nadal pozostaje w zakresie badań naukowych)
2.2.2 Zmniejszyć częstotliwość f i współczynnik obrotów A
Optymalizacja kodu (wyodrębnianie wspólnych czynników, ponowne wykorzystanie zasobów, izolacja operandów, praca szeregowa w celu zmniejszenia szczytowego zużycia energii itp.)
Zegar z bramą
Strategia wielotaktowa
2.2.3 Zmniejsz pojemność obciążenia (CL) i rozmiar tranzystora (Wmos)
Zmniejsz liczbę jednostek sekwencyjnych
Redukcja powierzchni wiórów i kamienia
Aktualizacja procesu
2.2.4 Zmniejszyć prąd upływu Ileak
Sterowanie napięciem progowym (napięcie progowe) (napięcie progowe ↑ prąd upływu ↓ w przypadku korzystania z MTCMOS, VTCMOS, DTCMOS)
Kontroluj napięcie bramki (napięcie bramki) (kontrolując napięcie źródła bramki, aby kontrolować prąd upływu)
Stos tranzystorów (podłącz nadmiarowe tranzystory szeregowo, zwiększ rezystancję, aby zmniejszyć prąd upływu)
Zasilacz bramkowany (zasilanie lub PSO) (gdy moduł nie działa, wyłącz zasilanie, aby skutecznie zmniejszyć prąd upływowy)
3 Optymalizacja zużycia energii drzewa zegara w chipie RFID
Kiedy chip działa, duża część zużycia energii wynika z obrotów sieci zegarowej. Jeśli sieć zegarowa jest duża, straty mocy spowodowane przez tę część będą bardzo duże. Spośród wielu energooszczędnych technologii zegar bramkowy ma najsilniejszy wpływ na zużycie energii przez klapkę i wewnętrzne zużycie energii. W tym projekcie połączenie wielopoziomowej technologii zegara bramkowego i specjalnej strategii optymalizacji drzewa zegara pozwala zaoszczędzić dużą część zużycia energii. W tym projekcie wykorzystano różne strategie optymalizacji zużycia energii w projekcie logiki oraz wypróbowano kilka metod w syntezie zaplecza i projektowaniu fizycznym. Dzięki kilku optymalizacjom mocy i iteracjom z przodu iz tyłu, projekt kodu logicznego i minimalne zużycie energii zostały uznane za zintegrowane podejście.
4.1 Ręczne dodawanie bramkowania zegara na etapie RTL
Rysunek 3 Schemat ideowy zegara bramkowanego
moduł data_reg (en, data, clk, out)
wejście En, clk;
wejście [7: 0] Dane;
wyjście [7: 0] wyjście;
zawsze @ (pozedge clk)
jeśli (En) out = Dane;
moduł końcowy
Cel tego etapu jest zasadniczo dwojaki: pierwszy polega na dodaniu zegara sterującego z bramkowaniem w celu kontrolowania szybkości obrotów i bardziej racjonalnego zmniejszenia dynamicznego zużycia energii w zależności od prawdopodobieństwa obrotów zegara każdego modułu. Drugim jest stworzenie sieci zegarowej o możliwie zrównoważonej strukturze. Można zagwarantować, że na etapie syntezy drzewa zegara zaplecza można dodać niektóre bufory zegara, aby zmniejszyć zużycie energii. Jednostka ICG (Integrated Gating) w bibliotece komórek odlewniczych może być bezpośrednio używana w rzeczywistym projekcie kodu.
4.2 Narzędzia w fazie syntezy są wstawiane do zintegrowanej bramki
Rysunek 4 Wstawianie bramkowanego zegara podczas syntezy logicznej
# Ustaw opcje bramkowania zegara, wartość domyślna max_fanout jest nieograniczona
set_clock_gating_style -sequential_cell zatrzask \
-positive_edge_logic {zintegrowana} \
-control_point przed \
-control_signal skanowanie_włączone
# Utwórz bardziej zrównoważone drzewo zegara, wstawiając „zawsze włączone” układy ICG
ustaw power_cg_all_registers na wartość true
ustaw power_remove_redundant_clock_gates na wartość true
read_db design.gtech.db
current_design góra
link
projekt źródłowy.cstr.tcl
# Wstaw bramkowanie zegara
wstaw_zegar_gating
skompilować
# Wygeneruj raport o wstawieniu bramkowania zegarowego
report_clock_gating
Celem tego etapu jest użycie zintegrowanego narzędzia (DC) do automatycznego włożenia bramy w celu dalszego zmniejszenia zużycia energii.
Należy zwrócić uwagę, że ustawienia parametrów wstawiania ICG, takie jak maksymalne fanout (im większy fanout, tym większa oszczędność energii, im bardziej zrównoważony fanout, tym mniejsze pochylenie, w zależności od projektu, jak pokazano na rysunku), oraz ustawienie parametru minimum_bitwidth. Ponadto konieczne jest wstawienie normalnie otwartej ICG dla bardziej złożonych struktur sterowania bramkami, aby struktura sieci zegara była bardziej zrównoważona.
4.3 Optymalizacja zużycia energii na etapie syntezy drzewa zegara
Rysunek 5 Porównanie dwóch struktur drzewa zegara (a): wielopoziomowy typ głębokości; (b): wielopoziomowy płaski
Najpierw wprowadź wpływ kompleksowych parametrów drzewa zegara na strukturę drzewa zegara:
Pochylenie: pochylenie zegara, ogólny cel drzewa zegara.
Opóźnienie wstawiania (opóźnienie): Całkowite opóźnienie ścieżki zegara, używane do ograniczenia wzrostu liczby poziomów drzewa zegara.
Max taranstion: maksymalny czas konwersji ogranicza liczbę buforów, które mogą być obsługiwane przez bufor pierwszego poziomu.
Max Capacitance Max Fanout: Maksymalna pojemność obciążenia i maksymalny fanout ograniczają liczbę buforów, które mogą być napędzane przez bufor pierwszego poziomu.
Ostatecznym celem syntezy drzewa zegara w ogólnym projekcie jest zmniejszenie odchylenia zegara. Zwiększenie liczby poziomów i zmniejszenie każdego poziomu fanoutu spowoduje zainwestowanie większej liczby buforów i dokładniej zrównoważy opóźnienie każdej ścieżki zegara, aby uzyskać mniejsze pochylenie. Jednak w przypadku projektów o niskim poborze mocy, zwłaszcza gdy częstotliwość zegara jest niska, wymagania dotyczące taktowania nie są zbyt wysokie, więc istnieje nadzieja, że skala drzewa zegara może zostać zmniejszona, aby zmniejszyć dynamiczne zużycie energii przełączania spowodowane przez drzewo zegara. Jak pokazano na rysunku, zmniejszając liczbę poziomów drzewa zegara i zwiększając fanout, można skutecznie zmniejszyć rozmiar drzewa zegara. Jednak ze względu na zmniejszenie liczby buforów drzewo zegara z mniejszą liczbą poziomów niż wielopoziomowe drzewo zegara. Wystarczy z grubsza zrównoważyć opóźnienie każdej ścieżki zegara i uzyskać większe pochylenie. Można zauważyć, że w celu zmniejszenia skali drzewa zegara synteza drzewa zegara o małej mocy odbywa się kosztem zwiększenia pewnego odchylenia.
Specjalnie dla tego układu RFID używamy procesu TSMC 0.18um CMOS LOGIC / MS / RF, a częstotliwość zegara wynosi tylko 1.92 M, co jest bardzo niskie. W tym czasie, gdy zegar jest używany do syntezy drzewa zegara, dolny zegar jest używany do zmniejszenia skali drzewa zegara. Synteza drzewa zegara zużycia energii określa głównie ograniczenia związane z pochyleniem, opóźnieniem i tranzytem. Ponieważ ograniczenie fanouta zwiększy liczbę poziomów drzewa zegara i zwiększy zużycie energii, ta wartość nie jest ustawiona. Wartość domyślna w bibliotece. W praktyce użyliśmy 9 różnych ograniczeń drzewa zegara, a ograniczenia i wyczerpujące wyniki przedstawiono w tabeli 1.
Wnioski 5
Jak pokazano w Tabeli 1, ogólna tendencja jest taka, że im większe odchylenie docelowe, tym mniejszy rozmiar końcowego drzewa zegara, mniejsza liczba buforów drzewa zegara i mniejsze odpowiadające mu dynamiczne i statyczne zużycie energii. Pozwoli to uratować drzewo zegara. Cel konsumpcji. Można zauważyć, że gdy docelowe pochylenie jest większe niż 10ns, zużycie energii w zasadzie się nie zmienia, ale duża wartość pochylenia spowoduje pogorszenie czasu wstrzymania i zwiększy liczbę buforów włożonych podczas naprawy taktowania, więc należy pójść na kompromis. Z wykresu Strategia 5 i Strategia 6 to rozwiązania preferowane. Ponadto po wybraniu optymalnego ustawienia pochylenia można również zauważyć, że im większa wartość przejścia Max, tym niższe jest końcowe zużycie energii. Można to rozumieć jako im dłuższy czas przejścia sygnału zegara, tym mniejsza wymagana energia. Ponadto ustawienie ograniczenia latencji można maksymalnie zwiększyć, a jego wartość ma niewielki wpływ na ostateczny wynik zużycia energii.
Nasze inne produkty:
